RISC: razlika između inačica
Izbrisani sadržaj Dodani sadržaj
m robot Dodaje: id:RISC |
m Bot: ispravka HTML koda i wiki sintakse |
||
| Redak 6: | Redak 6: | ||
* korištenje tzv. ''pipelining''-a koji omogućuje izvršavanje više naredbi unutar jednog otkucaja unutarnjeg sata CPU-a |
* korištenje tzv. ''pipelining''-a koji omogućuje izvršavanje više naredbi unutar jednog otkucaja unutarnjeg sata CPU-a |
||
==Povijest razvoja== |
== Povijest razvoja == |
||
==Primjeri RISC središnjih jednica== |
== Primjeri RISC središnjih jednica == |
||
* [[ARM]] |
* [[ARM]] |
||
| Redak 19: | Redak 19: | ||
'' |
'' |
||
==Vanjske poveznice== |
== Vanjske poveznice == |
||
[[Kategorija:Računarstvo]] |
[[Kategorija:Računarstvo]] |
||
Inačica od 26. ožujka 2007. u 00:20
RISC je kratica za Reduced Instruction Set Computer ili tip središnje jedinice (procesora) sa smanjenim skupom naredbi. Filozofija RISC-a svodi se na:
- stvaranje procesora s manjim opsegom naredbi
- povećanjem broja registara dostupnim CPU
- stavljanjem cache memorija na CPU
- korištenje tzv. pipelining-a koji omogućuje izvršavanje više naredbi unutar jednog otkucaja unutarnjeg sata CPU-a
Povijest razvoja
Primjeri RISC središnjih jednica
::Napomena: Većina novih procesora je bazirani na RISC arhitekturi u samoj svojoj jezgi, no takvi procesori prevode CISC instrukcijski set u RISC kako bi se postigla veća brzina izvršavanja. Prvi takvi procesori datiraju iz doba Pentiuma 1.