RISC: razlika između inačica
Izbrisani sadržaj Dodani sadržaj
m robot Mijenja: de:Reduced Instruction Set Computer |
m robot Dodaje: he:ארכיטקטורה של מעבדים#RISC |
||
Redak 37: | Redak 37: | ||
[[fi:RISC]] |
[[fi:RISC]] |
||
[[fr:Reduced instruction set computer]] |
[[fr:Reduced instruction set computer]] |
||
[[he:ארכיטקטורה של מעבדים#RISC]] |
|||
[[hu:RISC]] |
[[hu:RISC]] |
||
[[id:RISC]] |
[[id:RISC]] |
Inačica od 6. travnja 2010. u 08:24
RISC je kratica za Reduced Instruction Set Computer ili tip središnje jedinice (procesora) sa smanjenim skupom naredbi. Filozofija RISC-a svodi se na:
- stvaranje procesora s manjim opsegom naredbi
- povećanjem broja registara dostupnim CPU
- stavljanjem cache memorija na CPU
- korištenje tzv. pipelining-a koji omogućuje izvršavanje više naredbi unutar jednog otkucaja unutarnjeg sata CPU-a
Povijest razvoja
Primjeri RISC središnjih jednica
::Napomena: Većina novih procesora je bazirani na RISC arhitekturi u samoj svojoj jezgi, no takvi procesori prevode CISC instrukcijski set u RISC kako bi se postigla veća brzina izvršavanja. Prvi takvi procesori datiraju iz doba Pentiuma 1.