RISC: razlika između inačica
Izbrisani sadržaj Dodani sadržaj
m robot Dodaje: simple:Reduced instruction set computer |
m robot Dodaje: fa:معماری ریسک |
||
Redak 33: | Redak 33: | ||
[[en:Reduced instruction set computer]] |
[[en:Reduced instruction set computer]] |
||
[[es:RISC]] |
[[es:RISC]] |
||
[[fa:معماری ریسک]] |
|||
[[fi:RISC]] |
[[fi:RISC]] |
||
[[fr:Reduced instruction set computer]] |
[[fr:Reduced instruction set computer]] |
Inačica od 26. prosinca 2008. u 06:31
RISC je kratica za Reduced Instruction Set Computer ili tip središnje jedinice (procesora) sa smanjenim skupom naredbi. Filozofija RISC-a svodi se na:
- stvaranje procesora s manjim opsegom naredbi
- povećanjem broja registara dostupnim CPU
- stavljanjem cache memorija na CPU
- korištenje tzv. pipelining-a koji omogućuje izvršavanje više naredbi unutar jednog otkucaja unutarnjeg sata CPU-a
Povijest razvoja
Primjeri RISC središnjih jednica
::Napomena: Većina novih procesora je bazirani na RISC arhitekturi u samoj svojoj jezgi, no takvi procesori prevode CISC instrukcijski set u RISC kako bi se postigla veća brzina izvršavanja. Prvi takvi procesori datiraju iz doba Pentiuma 1.